IEC 62530-ed.3.0 img
Aktivní norma | Vydána: 26.07.2021

IEC 62530-ed.3.0

SystemVerilog - Unified Hardware Design, Specification, and Verification Language

Dostupné jazyky: Anglicky

Dostupné provedení: Elektronické PDF, CD-ROM

od 14 800.60 CZK zobrazit na eshopu

Podrobné informace

Označení: IEC 62530-ed.3.0

Datum vydání: 26.07.2021

Stran: 1315

Země: Mezinárodní technická norma

Kde koupit?

Můžete zakoupit na eshop.normservis.cz

Anotace

IEC 62530:2021(E) provides the definition of the language syntax and semantics for the IEEE 1800™ SystemVerilog language, which is a unified hardware design, specification, and verification language. The standard includes support for behavioral, register transfer level (RTL), and gate-level hardware descriptions; testbench, coverage, assertion, object-oriented, and constrained random constructs; and also provides application programming interfaces (APIs) to foreign programming languages. This edition corrects errors and clarifies aspects of the language definition in IEEE Std 1800-2012.1 This revision also provides enhanced features that ease design, improve verification, and enhance cross-language interactions. This publication has the status of a double logo IEEE/IEC standard.
Loading
Cookies Cookies

Potřebujeme Váš souhlas k využití jednotlivých dat, aby se Vám mimo jiné mohli ukazovat informace týkající se Vašich zájmů. Souhlas udělíte kliknutím na tlačítko „OK“.

Souhlas můžete odmítnout zde.

Zde máte možnost přizpůsobit si nastavení souborů cookies v souladu s vlastními preferencemi.

Potřebujeme Váš souhlas k využití jednotlivých dat, aby se Vám mimo jiné mohli ukazovat informace týkající se Vašich zájmů.